module uart(clk, rst, din_tx, din_vld_tx, din_rx, dout_rx, dout_vld_rx, rdy_tx, dout_tx);
	input clk;
	input rst;
	
	input [7:0]din_tx;		//发送
	input din_vld_tx;			//开始发送信号
	output rdy_tx;				//发送完成一个字节
	output dout_tx;
	
	input din_rx;				//接收
	output [7:0]dout_rx;
	output dout_vld_rx;		//表示接收完成
	
	reg [7:0]data_send;
	
	uart_tx tx(clk, 1, data_send, 1, rdy_tx, dout_tx);
	uart_rx rx(clk, 1, din_rx, dout_rx, dout_vld_rx);
	
	always @ (dout_rx) begin
		//data_send = dout_rx;
		data_send = din_tx;
		/*case(dout_rx)
			8'b0000_0001:data_send = dout_rx;
			8'b0000_0010:data_send = dout_rx;
			8'b0000_0100:data_send = dout_rx;
			8'b0000_1000:data_send = dout_rx;
			8'b0001_0000:data_send = dout_rx;
			8'b0010_0000:data_send = dout_rx;
			8'b0100_0000:data_send = dout_rx;
			8'b1000_0000:data_send = dout_rx;
			default:
		endcase*/
	end
	
endmodule 